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65nm閃存芯片擦除時間退化的優化設計
劉璟; 謝元祿; 霍長興; 呼紅陽; 張坤; 畢津順; 劉明 中國科學院微電子研究所; 北京朝陽區100029; 中國科學院大學微電子學院; 北京石景山區100049
關鍵詞：擦除退化 閃存 氧化層陷阱 可靠性 階梯脈沖電壓
摘要：隨著制造工藝進入65 nm節點,閃存的可靠性問題也越來越突出,其中閃存芯片擦除速度隨著擦寫循環的增加出現明顯退化。該文從單個存儲器件的擦寫退化特性入手,詳細討論了隧穿氧化層缺陷的產生原因、對器件性能的影響及其導致整個芯片擦除時間退化的內在機理,并提出針對性的優化方案:采用階梯脈沖電壓擦寫方式減緩存儲單元退化;對非選中區塊進行字線浮空偏置以抑制擦除時的陣列干擾。該文基于65 nm NOR Flash工藝平臺開發了128 Mb閃存芯片,并對該方案進行了驗證,測試結果表明,采用優化設計方案的芯片經過10萬次擦寫后的Sector擦除時間為104.9 ms,較采用常規方案的芯片(大于200 ms)具有明顯的提升。
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